如何避免高速定时信号的失真

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　　专家指出，修改布局对抖动引起的扰动的作用还是有限的。具体而言，机械或电子的设计要求会阻碍设计人员实现最佳的抗干扰布局。例如，产品营销者对缩小尺寸的要求可能高于对降低噪声的要求；或者，主控制器或处理器的I/O配置可能会规定关键走线的路由。

　　因此，这意味着需要通过其他方法来避免高速定时信号的失真。一种方法是使用一个锁相环（PLL）定时器件来减轻抖动。分立式锁相环的确被广泛地用于在高速应用中提供一个干净的时钟信号。但是，很重要的是，必须以正确的方式使用PLL。

　　特别是必须优化它的带宽。

　　PLL的输出抖动取决于两方面：输入基准噪声和内部压控振荡器（VCO）的噪声。第一个是基准定时源的固有抖动的积累，加上来自PCB和电源的噪声。第二个是VCO噪声，包括来自环路滤波器和VCO放大器的噪声，以及来自电源的噪声。

　　因此，如果设计人员降低了环路滤波器的带宽，则可以衰减基准时钟产生的更多抖动。这意味着，如果总抖动的较大部分来源于输入的基准噪声，则建议使用较低的PLL带宽。

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