勇敢的芯伴你玩转Altera FPGA连载90：FPGA片内ROM FIFO RAM联合实例

本实例是8.7节“数码管驱动实例”和9.1节“基于SignalTapII的超声波测距调试”两个实例代码的集成整合，将超声波测距的回响脉冲以时钟周期计数值的形式显示到数码管上。

如图10.1所示，本实例同样是以10us计数器产生的10us脉冲TRIG给超声波测距模块，然后以10us为单位计算超声波测距模块返回的回响信号ECHO的高电平保持时间。采集到的ECHO高电平脉冲保持周期（以10us为单位）将以16进制方式显示到数码管上。

图10.1 超声波测距显示实例功能框图

         如图10.2所示，本实例一共5个模块，顶层模块cy4.v主要对各个子模块进行例化和连接；pll_controller.v模块是IP核，例化PLL，产生FPGA内部需要的时钟信号；clkdiv_generation.v模块产生10us的基准时钟使能信号；ultrasound_controller.v模块对超声波测距模块的回响信号进行高脉冲时间计数；seg7.v模块驱动数码管显示。

图10.2 超声波测距显示实例模块层次

         连接好下载线，给CY4开发板供电。

打开Quartus II，进入下载界面，将本实例工程下的cy4.sof文件烧录到FPGA中在线运行。

此时我们在超声波测距模块前面摆放平整的障碍物，可以看到数码管上的16进制数据会发生变化。基本规律是：障碍物距离超声波测距模块近，则数码管的数值较小；障碍物距离超声波测距模块远，则数码管的数值较大。

         大家可以通过如下的公式计算当前数码管显示数据和实际超声波测距模块与障碍物距离是否一致。当然了，大家也不用着急，接下来几节我们就着手进行换算，将16进制先转换为10进制，然后把下述的公式结果计算出来并显示在数码管上。