勇敢的芯伴你玩转Altera FPGA连载87：FPGA片内RAM实例之FPGA在线调试

         连接好下载线，给CY4开发板供电。

点击菜单“Tools à SignalTap II Logic Analyzer”，进入逻辑分析仪主页面。

在右侧的“JTAG ChinaConfiguration”窗口中，建立好USB Blaster的连接后，点击“SOF Manager”后面的Programmer按钮进行下载。

         如图9.52所示，在“trigger”下面罗列了我们已经添加好的需要观察的信号，尤其是在ram_wren信号的TriggerConditions一列，我们设置了值上升沿，表示ram_wren上升沿时我们将触发采集。另外，我们用鼠标点击选中Instance下面的唯一一个选项，然后单击InstanceManager后面的运行按钮，执行一次触发采集。

图9.52 触发信号

         波形如图9.53所示。两组密密麻麻的数据，前面一组ram_wren拉高了，并且每个时钟周期ram_addr都在变化，表示这是一组写入RAM不同地址的数据；而后面一组ram_wren为低电平，而ram_addr也一直在变化，表示读出RAM不同地址的数据。

图9.53 RAM写入数据波形

         将写入的头几个数据放大，如图9.54所示。这里01h地址写入数据56h；02h地址写入数据57h；03h地址写入数据58h；……。

图9.54 RAM写入数据波形放大

         将地址变化时，读数据的时序放大，如图9.55所示。和上一节ROM实例一样，RAM的读地址出现时，它所对应的数据也是滞后两个时钟周期出现。因此，这里01h地址对应的数据不是75h，而是56h;02h地址对应读出数据57h；03h对应读出数据58h；……。这和前面相应写入地址的数据是一致的。

图9.55 RAM读数据波形