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硬件电路设计-从头开始(8) [复制链接]

比尔盖 (离线)
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发表于 2009-4-19 16:56:08 |显示全部楼层
关键词: 电路设计 , 硬件
先写part 8,待到图片能上传再添补 part 6,7做为描述开关电源原理,以及LDO与开关电源比较之用。

这一部分澄清高速信号认识的一些误区。

一) 高速看的是信号沿,不是时钟频率。

1)一般而言,时钟频率高的,其信号上升沿快,因此一般我们把它们当成高速信号;但反过来不一定成立,时钟频率低的,如果信号上升沿依然快的,一样要把它当成高速信号来处理。根据信号理论,信号上升沿包含了高频信息(用傅立叶变换,可以找出定量表达式),因此,一旦信号上升沿很陡,我们应该按高速信号来处理,设计不好,很可能出现上升沿过于缓慢,有过冲,下冲,振铃的现象。比如,I2C信号,在超快速模式下,时钟频率为1MHz,但是其规范要求上升时间或下降时间不超过120ns!确实有很多板I2C就过不了关!

2)因此,我们更应该关注的是信号带宽。根据经验公式,带宽与上升时间(10%~90%)的关系为 Fw * Tr  = 3.5

二) 示波器选择

1)很多人注意到了示波器的采样率,没有注意到示波器的带宽。但往往示波器带宽是一个更重要的参数。一些人以为只要示波器采样率满足超过信号时钟频率的两倍就行了,这是大错特错。错误的原因是错误的理解了采样定理。采样定理1说明了当采样频率大于信号最大带宽的两倍,就能完美地恢复原信号。但是,采样定理指的信号是带限信号(带宽是有限的),与现实中的信号严重不符。我们一般的数字信号,除了时钟之外,都不是周期的,从长时间来看,其频谱是无限宽的;要能捕获到高速信号,就不能对其高频分量太多的失真。示波器带宽指标与此息息相关。因此,真正要注意的依然是用示波器捕获的信号的上升沿失真在我们可接受的范围。

2) 那么选多高带宽的示波器才合适呢?理论上5倍于信号带宽的示波器捕获的信号比原信号损失不到3%。如果要求损失更宽松,那就可以选择更低端的示波器。用到3倍于信号带宽的示波器应该能满足大多数要求。但是不要忘了你探头的带宽!
陈小东 (离线)
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发表于 2011-2-7 22:35:14 |显示全部楼层
唉~
runner (离线)
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发表于 2011-2-11 12:37:05 |显示全部楼层
有一定道理哈!
踏实工作,超越自我
blkwrx (离线)
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发表于 2011-4-16 12:59:24 |显示全部楼层
。。。
atm (离线)
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发表于 2011-4-22 14:50:59 |显示全部楼层
lsxxiong (离线)
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发表于 2011-5-14 18:39:06 |显示全部楼层
500 字节以内
不支持自定义 Discuz! 代码
andy_han (离线)
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发表于 2011-5-16 20:37:44 |显示全部楼层
非常好,学了
113941411 (离线)
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发表于 2011-5-30 23:48:20 |显示全部楼层
庄周梦蝶 (离线)
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发表于 2011-12-10 16:36:32 |显示全部楼层
嗯嗯,复制了
bluesky_jian (离线)
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发表于 2012-1-2 16:16:33 |显示全部楼层
Thank you for your share
zhuozc (离线)
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发表于 2012-2-4 16:05:15 |显示全部楼层
路过
liou10dong20 (离线)
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发表于 2012-2-8 09:04:27 |显示全部楼层
回复1楼比尔盖
楼主好强大。
zhuxuhui (离线)
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发表于 2012-2-19 17:15:46 |显示全部楼层
xuesxi
spy007868 (在线)
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发表于 2013-9-6 08:32:06 |显示全部楼层
复制下来!!!!!!!!!!我自己好好学习!!!!!!!!!!!
谢谢.jpg
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