基于FPGA的通信系统基带验证平台的设计
发布时间：2010-11-9 12:11
发布者：techshare
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1 引言 在通信领域尤其是无线通信方面，随着技术不断更新和新标准的发布，设计者需要一个高速通用硬件平台来实现并验证自己的通信系统和相关算法。FPGA(现场可编程门阵列)作为一种大规模可编程逻辑器件，体系结构和逻辑单元灵活、集成度高、适用范围宽，并且设计开发周期短、设计制造成本低、开发工具先进并可实时在线检验，广泛应用于产品的原型设计和产品生产。 与传统的DSP(数字信号处理器)或GPP(通用处理器)相比，FPGA在某些信号处理任务中表现出非常强的性能，具有高吞吐率、架构和算法灵活、并行计算、分配存储以及动态配置等优势，因此非常适合用于设计验证高速通信系统的基带处理部分。 本文提出一种基于Xilinx公司Virtex-Ⅱ系列300万门级FPGA器件的通信系统基带设计验证平台,适用于高速通信系统基带的原型设计和相关算法的实现，并已成功应用于基于IEEE 802.1la的OFDM基带系统设计。 2 系统平台组成和功能 通信系统基带设计验证平台主要有以下组成部分：电源部分、FPGA和外围电路、时钟和复位电路以及模数和数模转换电路。平台整体框图见图1。  各单元模块的功能如下：
整个系统平台的工作原理是：两片FPGA分别设计成发射机(图l中的FPGA_TX)和接收机(图l中的FPGA_RX)。测试向量进入发射机后，经过基带编码和调制，通过DAC转换成基带模拟信号。ADC及接收电路接收电缆传输过来的信号，将其转换成数字信号，经接收机解调和解码后还原为原始数据，并与测试向量比较，获得误码率等性能指标。 3 功能单元的电路实现 3.1 FPGA及其配置电路 VirtexⅡ系列FPGA是Xilinx公司推出的针对高性能可编程解决方案的首款平台级FPGA器件。Virtex-Ⅱ系列器件采用先进的O.15 μm/0.12 μmCMOS 8层金属混合工艺设计，内核电压为1.5 V，根据输入输出参考电压的不同设计可支持多种接口标准，内部时钟频率可达420 MHz，被认为是高速低耗的理想设计。 Virtex-Ⅱ系列器件特性： (1)内部时钟频率可达420 MHz，输入输出速率可高达840MHz。 (2)内嵌18x18专用硬件乘法电路和超前进位逻辑链(Look Ahead Carry)实现高性能的算术处理功能。 (3)高性能的内部存储器Select RAM，每个块存储器容量为18 KB。最多提供3 MB的块存储资源以及1.5 MB的分布式存储器资源。 (4)多达12个数字时钟管理模块(Digital Clock Manager，DCM)和16个全局时钟多路复用缓冲器，提供了灵活的系统时钟解决方案。 (5)Virtex-Ⅱ采用数控阻抗匹配技术(Digital Controlled Impedance，DCI)，可减小因阻抗匹配问题而造成的系统不稳定，并减小PCB因终端匹配电阻导致的复杂性。 本平台采用两片300万门的Virtex-Ⅱ FPGA器件，型号为XC2V3000C，从兼容性和扩展性考虑，选用FFl152封装，该封装与XC2V4000/6000/8000的FPGA引脚兼容，便于系统升级。 Virtex-ⅡFPGA的配置信息存储于SRAM中，掉电后配置信息丢失，上电后需要重新配置下载。Virtex-Ⅱ系列器件配置有5种模式，JTAG/Botmdarv Scan、Master Scrial、Slave Serial、Master SelectMAP、Slave SelectMAP。其中Master SelectMAP和MasterSerial需要使用Xilinx专用的PROM。 本设计采用JTAG/Boundary Scan配置模式，主要通过四个专用配置信号线完成所有配置任务。提供两种配置方式，一是在线下载配置，通过下载电缆将FPGA的JTAG口与计算机并口相连，使用软件完成在线下载。另一种是采用SystemACE方案，上电后，通过SystemACE控制器读取CF存储器中的配置文件，通过JTAG配置相连的FPGA器件。 SystemACE CompactFlash(CF)使用基于CFACompactFlash标准的存储器，由CompactFlash存储模块和ACE控制器组成。ACE控制器具有内置的控制逻辑，可以通过任何一个ACE控制器接口(CompactFlash接口、CFGJTAG接口、TESTJTAG接口和系统微处理器接口)对目标FPGA链进行配置。其中CompactFlash接口提供对CompactFlash存储卡的支持。单片Virtex-ⅡFPGA所需的配置数据大小为300 Kbit-29.O Mbit，这意味着使用一个Svs-temACE CF方案可以配置超过250片最大容量的Virtex-Ⅱ系列FPGA。设计者可以根据需要灵活地改变ACE Flash的密度。 SystemACE配置示意图如图2所示。完成FP-GA设计后，通过软件生成所设计的下载配置文件，通过CF卡读写器将文件置于CF存储卡中。当平台上电后，ACE控制器读取CF卡中的配置文件，通过JTAG链将数据下载到各FPGA，完成自动配置。也可以通过JTAG下载电缆连接TEST JTAG接口，直接对FPGA进行在线配置。  3.2 时钟电路和复位及电压监视电路 本平台采用两个相互独立的有源晶体振荡器提供20 MHz时钟，分别作为接收机和发射机的时钟源。由于板上多处地方需要20 MHz时钟(如ADC和DAC)，而仅靠晶体振荡器供给时钟除导致驱动力较弱外，还可能会产生较大时钟偏移或抖动。选用时钟驱动器IDT74FCT38074为系统提供时钟，这是一款3.3 V供电，CMOS工艺的1驱4时钟驱动器，输入时钟最高为166 MHz，同时提供4路低偏移同相时钟。通过两片IDT74FCT38074，分别为接收机和发射机各个模块提供精确时钟。输入时钟进入FPGA后又可以通过DCM的分频倍频处理，为FP-GA内部各个功能模块提供所需的时钟。 在Virtex-Ⅱ器件内部，所有DCM模块通过时钟多路复用器逻辑分配到器件内部。所提供的16个全局时钟缓冲器可实现16个时钟域的控制，保证了DCM模块的时钟输出具有最小的传输延迟(Skew)。 复位及电压监视电路采用MAX708SCPA，提供上电自动复位及手动复位。MAX708SCPA的PFI引脚为监视电压输入端，当PFI输入电压低于1.25 V时，PFO引脚输出低电平表示电压过低，本设计中用于监视FPGA 1.5 V内核电压。开关按钮S8提供手动复位。其电路示意图如图3所示。  3.3 数模和模数转换电路 本平台用于验证通信基带系统，需要将发射机输出的I路、Q路信号通过数模转换器(DAC)转换成模拟信号，接收机则通过模数转换器(ADC)将接收信号转换成数字信号。本平台设计采用的ADC和DAC分别为ADI公司的AD9238和AD9765。 AD9238是双通道12位ADC。速度等级分为20MS/s、40MS/s和65MS/s。功耗为180mW"600mW，适用于要求低功耗和较小PCB面积的应用。AD9238的信噪比(SNR)为70 dB，无杂散信号动态范围(SFDR)为85 dBc。带有片内宽带差分采样保持放大器(SHA)，允许用户选择多种输入范围和失调电压，包括单端输入。AD9765是双端口、高速率、双通道、12 bit的CMOS数模转换器(DAC)。它集成了2个高性能的12 bit TxDAC。更新速率可达125 MS/s，无杂散信号动态范围(SFDR)为75 dBc，O.1％的增益偏移匹配率。输出为差分电流、满幅度为20mA。 本设计中，AD9238工作在2Vp-p差分工作模式，采用内部参考电压，两通道工作在共享电压参考模式。输入差分幅度为2 V。信号时钟输入可以采用时钟驱动器的20MHz输出或由FPGA提供，最高采样率为40 MS/s。AD9238的两通道选择AD8138作为运放驱动器，为ADC提供差分输入信号。AD9765工作在双端口模式，两通道增益控制可分别调整，采用内部l.2 V参考电压。时钟输入也可以采用时钟驱动器的20 MHz输出或由FPGA提供。AD9238和AD9765与FPGA的连接示意图分别如图4和图5所示。  3.4 电源电路 本系统正常工作需要两种供电电压。一种为FPGA器件的内核电压1.5 V；另一种为FPGA器件的输入输出接口电压3.3 V，该电压同时还用于其他器件供电。 本设计采用适合FPGA应用的低电压、大电流线性稳压器(LDO)供电方案。电源输入采用标准的ATX电源接口，可以由ATX电源供电，其中+12 V输入直接给风扇供电，用于FPGA散热。+5 V输入通过Tl公司的TPS75533和TPS75415分别转换为3.3 V和l.5 V电压输出。TPS75533是一款最低压差可为250 mV的LDO，可提供3.3 V，5 A输出。TPS75415可提供1.5 V，2 A输出，其快速瞬态响应可有效改善系统性能。LDO采用线性调节原理，输出纹波很小，外围电路简单，只要求外接输入和输出电容即可工作。缺点是电压转换效率不高，发热量大，对散热控制方面要求较高。TPS75533采用TO-220封装，可以通过背部散热片有效散热，而TPS75415采用PowerPADTM的TSSOP小封装，在提供2W散热功率，提高散热性的同时节省了占用面积。 3.3 V和1.5 V电压之间加稳压二极管和肖特基二极管构成的保护电路，保证FPGA的内核电压与接口电压之差在一定范围内，防止器件损坏。 4 OFDM基带系统验证平台设计 基于FPGA的通信系统基带设计验证平台非常适用于高速无线通信系统的基带设计。采用该平台可验证基于IEEE 802.1la的OFDM基带系统的简化原型设计。设计框图如图6所示。  经验证，该平台能实现OFDM原型机的发送和接收功能，并能有效验证同步和信道估计算法的实际性能。 5 结束语 基于FPGA的通信系统基带设计验证平台采用大容量、高性能的FPGA器件，为通信系统的基带设计提供了一个有效的硬件实现平台。基于FPGA的实现和验证与计算机仿真相结合，将大大加速通信系统基带部分的快速原型设计，极大地方便了对实时性和运算量有较高要求的各类算法的验证。 |
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