32 Gbps 高速SerDes 量产测试方案
发布时间：2017-4-6 15:18
发布者：eechina
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作者：曹旭荣，方延奋，王业清 (爱德万测试（中国）管理有限公司，上海201203) 摘要：随着SerDes芯片集成度，复杂度，传输速率的不断提高，传统的自动化测试系统已经无法满足SerDes测试速率需求。为解决该测试难题，通过Nautilus UDI方案的导入，成功得实现了32 Gbps SerDes在93000平台上量产测试。本文将介绍Nautilus UDI方案是如何实现高速SerDes测试的,包括UDI结构,输入时钟设计，Load board设计，socket选型等多个测试环节。 0 引言 随着信息通信技术的发展，对数据传输的速率、效率要求越来越高，传统并行接口的速度已经达到一个瓶颈，速度更快的串行接口是技术发展趋势。于是原本用于光纤通信的SerDes技术成为了高速串行接口的主流。 SerDes自动化测试受制于测试系统传输速率限制及硬件设计，导致SerDes测试远远落后SerDes芯片的发展。爱德万经过多年的研发及高速IO测试经验的积累，基于93000平台研发出了一套完善的,最高速率支持到32.8 Gbps测试方案（Nautilus UDI），弥补了16G-32.8 Gbps SERDES高速IO自动化测试的空白。如图1：93000平台提供了支持最高速率速率为9 Gbps, 16 Gbps, 32.8 Gbps多种传速速率SerDes测试方案。 
图1：93000 0-32G传速速率测试方案 1 SerDes SerDes是英文Serialize (串行器)/De-Serialize (解串器) 的简称。它是一种主流的时分多路复用(TDM)、点对点(P2P)的串行通信技术。即在发送端多路低速并行信号被转换成高速串行信号，经过传输媒体(光缆或铜线)，最后在接收端高速串行信号重新转换成低速并行信号[1]。日常见到的消费类电子产品中的PCIE、SATA等接口即是SerDes技术的应用案例。 SerDes主要由PLL组成时钟模块, 控制模块，发射器和接收器组成（如图2所示）。为了解决测试难题及降低测试成本，如今的SerDes还添加了伪随机码（PRBS）产生器, 伪随机码（PRBS）检验器和环回路径等模块辅助测试。 
图2：SerDes结构 2 SerDes测试 SerDes测试主要分BIST测试和high speed I/O测试。BIST测试主要依赖于芯片内部的测试模块，测试芯片功能是否正常，其主要特点是测试效率高，成本低，对load board等硬件制作要求低，但无法测试芯片的特性，测试覆盖率相对较低，并且无法失效定位。而High speed I/O测试基本可以满足所有SerDes测试需求，测试覆盖率高，但是对于硬件制作要求高，测试成本高。 SerDes High speed I/O 依据测试模块可分成接收器测试和发送器测试两大部分。接收器性能指标主要有：灵敏度测试，抖动容忍度测试，skew测试，阻抗测试等。发送器性能指标主要有：输出幅度测试，眼高，眼宽测试，上升下降时间测试，抖动测试（TJ，RJ/DJ）,眼图测试，共模电压测试，skew测试，阻抗测试等[2]。 3 Nautilus UDI方案 Nautilus UDI（下面我们简称UDI）方案如图3所示，93000发送4路8 Gbps信号至UDI，经UDI内部MUX合成成1路32 Gbps信号至芯片，结合芯片内部伪随机码检验器实现接收器测试。芯片内部发射器发送32 Gbps 信号，通过DEMUX分解成4路8 Gbps信号后，被93000采样测试分析，实现了发射器测试。借助芯片parallel loop back模型[3]，在实际的量产中我们通常以环回眼图测试来覆盖接收器和发送器。UDI测试速率为16G~32.8 Gbps (未来最高速率可达64 Gbps) ，能够支持最多16组接收器和发射器测试。 
图3：UDI测试方案模型 3．1 Nautilus UDI工作原理 UDI主要由MUX和DEMUX 2部分电路组成。MUX内置1个4：1多路复用器（如图4所示），通过RX_CLK（4 Ghz）x2倍频时钟控制第一级2：1复用器，实现AC, BD合成，经过X4倍频时钟控制第二级2：1复用器后转换成ABCD。再通过一个输出幅度（0～1200mV）可调的放大器及10db衰减器作为输出(0~260mV)，满足了测试接收器灵敏度功能及精度需求。RX_CLK除了提供复用器触发时钟外，通过在RX_CLK上增加抖动的方式来实现在输出信号上添加抖动，从而达到测试接收器容忍度的目的。DEMUX结构和MUX近似，内置1个1：4多路解复用器，并且在DEMUX前增加了一个无源的均衡器，使因路径插损造成畸变的信号更平坦，降低因路径造成的码间干扰。 
图4：MUX和DEMUX结构 3．2芯片输入时钟 SerDes对于参考时钟有较高的要求，输入时钟的RJ会被SerDes混入，导致测试不稳定，无法测试出芯片真正的Jitter, 因此需要使用高精度时钟模块。使用PSSL板卡的通道作为参考时钟，其RJ为1ps, 由于RJ过大导致芯片内眼图散点太多如图5所示，测试不稳定。为此我们选用了一个标准化模块Jitter Attenuator Module（简称JAM），通过A93000对其可编程控制，实现了不同频率时钟输入降噪处理，经过JAM后，时钟的RJ被降低到了233fs（如图6），扫描的眼图没有散点（如图7），保证了测试稳定性。 
图5:RJ=1ps系统时钟条件下，PLB眼图 
图6: JAM输出时钟相位噪声指标 
图7: 使用JAM作系统时钟PLB眼图 3.3 Load Board 设计 SerDes高速IO接口测试，对发射和接收管脚外围电路的信号完整性要求是很高的，稍有不慎，就会导致测试结果出现巨大误差。对于SI规则我们提出了以下几点： 1） 对于TX,RX全链路（包含过孔）的TDR要求是单端阻抗50Ω±5Ω,差分阻抗要求100Ω±10Ω。 2） 需要考虑封装因素，做到以lane间的衰减相等代替原先只考虑Load board的走线的等长。 3） 对于Load Board的材质，尽量使用介电常数小的材质，如Roger,Megtron6,Necole等，介电常数越小，线损衰减也越小[4]。 4） 全链路采用高速布线的要求（线宽，间距需满足一定比例，信号包地处理等）。 5） Load board设计完成之后必须使用“3D”仿真，以满足S21>-3db@15GHz;S21>-6db@30GHz的要求。 3.4 Socket选择 Socket也是测试过中比较重要的部分，主要有pogo pin和导电胶2种材质，Pogo pin的socket耐用性好，高低温差异不大，适合量产使用。导电胶 socket 由于加工工艺特性，信号衰减小，适合高频测试，但是由于其不耐磨，无法满足大批量生产的需要，所以只适合特性测试。 4测试结果 应用UDI的方案我们对32 Gbps SerDes芯片进行了PRBS15 Loopback测试，UDI测试的眼宽眼高分别为19ps,270mV(图9)，和DCA量测结果(图9)基本保持一致。 
图8：UDI眼图SHMOO扫描 
图9：DCA 实测结果 5 结论 Nautilus UDI方案提供是一套实现高速I/O接口特性测试及量产测试自动化的完善方案，一经推出即得到许多国内外客户的认可，并且与国内某知名半导体公司合作，实现了多个25～32G Bps SerDes芯片的稳定量产，相信未来能够帮助更多还在为高速SerDes测试而困扰的客户解决高速I/0测试这个难题。 参考文献： [1] SERDES 百度文库．201-07-17[引用日期2016-12-26] [2] 刘潇骁,SerDes电路的可测性集成设计与机台测试，《国防科学技术大学》, 2013 [3] D. Keezer, D. Minier, P. Ducharme and A. Majid, “An Electronic Module for 12.8 Gbps Multiplexing and Loopback Test,” IEEE International Test Conference 2008. [4] Eric Bogatin. Signal and Power Integrity - Simplified, Second Edition. Upper Saddle River, New Jersey: Prentice Hall. 2009. ISBN 978-0-13-234979-6. |
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