芯片设计概述
发布时间：2010-9-21 11:06
发布者：eetech
关键词：
芯片设计
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由于成本提高和产品周期缩短，芯片开发者正致力于芯片设计的一次性成功。在芯片的设计过程中，制造商正在使用一些方法帮助设计者理解和实现面向制造(DFM)的设计技术。他们具备芯片效果、工艺细节、制造成本方面的知识，能够给设计者提供指导，帮助设计者提高产量并降低芯片成本。 芯片设计一次性成功的重要性 随着工艺技术的进步，芯片的制造成本提高了。每一次工艺结点的换代升级会带来更高密度和更高性能IC的产生，同时导致掩膜成本的增加。 延长光学平版印刷寿命需要使用光学模式校正、光学近似检查(OPC)，以及深亚微米工艺的移相掩膜(PSM)装置。这导致产生了针对180nm以下工艺(特别是对于定义最小特征尺寸的掩膜层)的非常复杂的光掩膜技术。随着工艺结点变小，晶圆加工和EDA工具的成本、设计复杂IC所需的时间也随之增加。 掩膜和设计成本的提高，使得对于复杂的芯片设计，其SoC的NRE费用达到数百万美元。逐步增加的NRE成本使得“盈亏平衡点”芯片量(芯片开发者能够补偿NRE支出的芯片量)达到更高的层次。这也给芯片制造商(同样包括集成设备制造商)带来了降低设计成本和减少设计重复的巨大 压力。由于消费产品领域(比如数字照相机、MP3播放器和蜂窝电话)严峻的竞争形势，缩短产品上市时间也迫使设计者努力保证芯片设计首次成功。这种成功对于很多产品的尽快上市是非常重要的，否则，可能意味着芯片制造商将失去该类产品的芯片市场份额。 致力于芯片设计一次性成功 说明芯片设计一次性成功的必要性是容易的，难的是怎样达到这个目标。有很多因素影响芯片设计一次性成功，包括设计工具、设计方法学、单元库、硅IP或内核、芯片的测试。你需要考虑所有这些因素，确定如何用最少设计时间和费用获得成功芯片设计的最佳方法。 在基于IP的设计中，获得芯片设计一次性成功的关键因素是建立芯片制造商和IP提供商之间的全面合作，特别是当芯片设计者接近关键的、面向生产的设计阶段时。ARM代工计划是一种创新的商业模式，它允许半导体设计公司获得ARM处理器技术用于先进的SoC解决方案的设计和制造。它也有利于半导体设计公司和芯片制造商的第三方合作伙伴，使他们加速基于ARM内核设计的上市时间，也使得OEM厂商在不接触制作设备的情况下，直接使用被认可的ARM半导体工艺。 另一方面，越来越多的工程师在使用经认可的硅验证分类、经产品证明的特定代工IP，这正是TSMC设计服务IP联盟的支柱产品。TSMC的设计支持包含了由经验丰富的IC设计中心组成的全球性网络，保证了设计者能够正确使用TSMC的IP产品。它由TSMC的验证程序支持，保证了用户在拿到IP之前，期望的所有IP已经在实际的硅片上被证明正确。在TSMC硅片上的内核验证保证了用户把最好的设计经验、最容易的设计复用和最快速的IP整合到全部设计中。特定市场的、硅片验证的IP包括来自于领先的IP库和SIP提供商的处理器内核、DSP引擎、专用I/O和混合信号功能，它们适用于计算机、消费电子和通信领域。 TSMC在现行的产品中为用户提供5种ARM内核，这5种内核包括ARM7TDMI内核、ARM926EJ内核、ARM922T内核、ARM946E内核和ARM 1022E内核。这种广泛的选择给用户提供了一个通过ARM代工计划直接升级ARM内核到最新微处理器技术的途径。 设计工具 一套好的EDA工具对芯片设计是非常重要的。从顶层来看，这些工具包含了芯片开发的三个领域：前端设计、后端设计和设计验证。 前端设计工具将完成从芯片逻辑部分的概念化设计到芯片逻辑门级表示的工作，其中概念化设计由下列任务组成，系统级设计和分析、寄存器传输级(RTL)设计和分析、逻辑综合和优化。前端设计可能也包含一些平面布局的设计，它对芯片的物理实现之前的设计验证有所帮助。 后端设计描述了如何使设计结构在芯片上物理实现，关键是芯片的硅内核和库单元的布局和布线。在物理设计期间，布局和布线工具比影响芯片时序的互连寄生效应的前端工具有更加精确的功能。这种能力使得布局布线工具在完成设计优化的同时，也能定义芯片的物理布局。布局布线工具能够帮助设计者应付各种设计约束，比如速度、功耗、硅片面积。后端设计必须使用能够精确反映硅片特性的器件和连线模型，这就需要与正在对那种特定芯片进行工艺处理的制造商保持密切的联系。再次强调，在这个领域，EDA设计者和硅片制造商之间的合作努力是非常重要的。 在芯片设计期间，涉及到设计验证的工作是最耗费时间的，验证将保证芯片满足功能、时序、功率和其他指标的要求。验证占用了整个设计时间的大约70%，因为它必须在所有的设计层面上进行，包括系统级、RTL级、逻辑门级和物理级，后面的验证还会涉及到选择器件和互连寄生效应的问题。 设计方法学 即使使用最好的工具，工程师也需要采用适当的设计方法，以便减少设计时间，提高芯片设计一次性成功的机会。近年来，设计团体已经把注意力放在时序收敛问题方面。也就是说，从前端设计期间获得的评估时序性能的物理数据库中提取一些设计，然后集中在芯片的时序性能上，时序收敛非常重要。另外一些其他设计参数对于大多数设计也很关键，特别是功率、信号完整性(SI)和可靠性。设计者的最终目标是设计收敛，从而使芯片能够满足所有的设计约束。 好的设计方法学在整个设计过程中利用了分析和验证准则，从初始的系统级评估开始，随着设计进程从前端阶段到物理设计阶段变得日益精确。代工设计策略在帮助设计者满足芯片设计指标方面是非常有用的。 在90nm工艺，由于器件泄漏的静态功率(待机功率)和芯片的动态功率相当，TSMC提供了一个参考设计流程规范，从而将泄漏减到最小。这个规范的工作原理是在初始的前端设计流程阶段，特别是逻辑综合和优化阶段，使设计者在整个芯片上都使用高性能的晶体管，从而可以使用可得到的最快单元库进行目标处理，让设计者对芯片的时序和面积进行优化。在后端设计的布局布线之后进行寄生参数提取和时序分析，设计者能够确定时序路径。 这些路径显示出设计者可以用高VT值晶体管代替低VT值器件的位置。高VT值晶体管有着较低的开关速度，但也具有较少的电流泄漏和较低的静态功率扩散。用高VT值晶体管代替低VT值晶体管不会影响芯片的布局。通过不断的替换和静态时序分析，有助于设计者满足时序规范，但功率会下降很多。例如，待机功率下降5倍或更多，动态功率下降2倍或更多都是很有可能的。 TSMC也有针对信号完整性(SI)和可靠性标准的设计规范，涉及的领域包括：
使用退耦电容器与在印刷电路板上使用电容器是类似的，目的是减少电源线上的电流波动和动态IR的下降(功率下降)。可以根据功耗在芯片有空间的区域放置电容，同样，还可以放置时钟缓冲器和快速输出缓冲器。 设计库 芯片设计一次性成功的另一个关键点是对包含在芯片内部的单元和内核的准确建模。单元库必须在几个设计层面上都有好的、可用的模型，包括RTL级、逻辑门级和物理级。成功的建模以库提供商(通常是第三方)和芯片制造商之间的紧密合作为基础。另外，设计者应当有丰富的库函数和单元类型(低功率、高速度和高密度)可供选择。为使功率达到最低限度，TSMC的合作伙伴提供了多种VT值的库单元，允许设计者使用制造商提供的参考设计流程，同时对时序和功率进行优化。这些库已经由TSMC在一流的设计流程工具上验证正确，包括Synopsys、Cadence和Magma 。 对于大多数流行的单元库和静态RAM，基于ISO9000标准的TSMC9000是硅片制造业中最严格的验证标准。TSMC9000描述了一个库封装中包含的大量细节，包括EDA视图、工艺角、测试芯片标准、测试协议、产品标准和其他一些重要的设计和验证信息。这个标准在多个层面上的验证有助于用户提高硅片设计成功的信心。 硅片 尽管设计重用的关键是通过嵌入式内核完成的，但在制造商向用户提供可用的硅IP方面，仍然面临缺少硅IP标准的问题。TSMC认为所有硅IP的目标工艺都应当在实际硅片上被验证正确。TSMC为芯片制造商支持的所有内核提供了一个验证状态报告。同时，在帮助减少设计时间方面，能否得到计算机、消费电子和通信应用等特定市场的硅IP是非常重要的。硅片被验证的IP功能包括处理器内核、DSP引擎、专用I/O和混合信号功能，它们来自几个领先的IP库和SIP提供商。 |
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