一个改进型CMOS电荷泵锁相环的设计
发布时间：2010-8-17 16:35
发布者：lavida
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1 引言 锁相环是模拟及数模混合电路中的一个重要模块，在各种锁相环结构中，电荷泵锁相环 （CPPLL）因其稳定性高，捕捉范围大，且鉴频鉴相器（PFD）采用数字电路，便于集成的特 点而被广泛应用于无线电通信、频率综合器、时钟恢复电路。电荷泵（Charge Pump）是锁 相环电路中关键模块，对整个锁相环的性能起着决定性的作用，但是传统的电荷泵不可避免 地存在电流源失配，电荷共享等非理想问题。 本文针对传统型电荷泵电路存在非理想性的问题，对传统CPPLL 进行了改进，在 chartered 0.35um 工艺下，通过Cadence Spectre 工具仿真验证，结果显示，这种改进提 高有效的消除了非线性问题导致的抖动，并减少了捕捉时间。 2 CPPLL 原理及电荷泵 电荷泵锁相环的基本组成如图 1 所示，包括鉴频鉴相器（PDF）、电荷泵（CP）、环路滤 波器（LPF）和压控振荡器（VCO）。鉴频鉴相器比较输入信号和输出信号的相位与频率差， 产生控制信号给电荷泵，电荷泵相应地给低通滤波器充放电，低通滤波器输出的控制电压控 制压控振荡器的输出频率，该控制电压与鉴相误差成正比，使压控振荡器的频率向鉴相误差 减小的方向变化，直至鉴相误差为零,此时锁相环进入锁定状态。  电荷泵是整个锁相环路中非常关键的一个电路，除了在整个环路中贡献增益之外，它还 起到了一个积分的作用，通过和环路滤波器组合在一起，可以将PDF 输出的相位频率误差转 换为一个电压。传统的电荷泵如图2 所示，PDF 的输出UP 和DN 为数字信号，当UP 为0，DN 为0 时，镜像电流通过M3 向电容C 充电，当UP 为1，DN 为1 时，电容C 通过M2 放电，当 UP 为1，DN 为0 时，电容上的电压Vctl 保持不变。  然而，这种传统的电荷泵电路有很多的局限性，当M2 和M3 都关断时，电容C 悬浮， 由于M1 和M4 都处在线性状态，其漏端电压分别变为GND 和VDD，在下一个相位比较瞬 间，M2，M3 同时开启，原来存储在电容C 上的电荷将分别被A 点和B 点的寄生电容重新 分配，导致Vctl 产生跳跃。 另外，在理想锁定情况下，Vctl 电压应该保持恒定。但实际情况是，当PLL 处于锁定 状态时，PDF 输出的UP 和DN 信号会同时产生一个非常窄的复位脉冲，使得电荷泵的两个 开关同时导通，这时，如果电荷泵的充放电电流匹配不好，控制电压会有微小的波动，从而 导致Vctl 抖动和相位噪声。 在CMOS 工艺下，电荷共享效应可以通过加反馈放大器稳定A，B 点电压来消除，但 这同时增大了面积，功耗。失配电流的影响可以通过最小化鉴频鉴相器开通时间来减小，但 这可能引起死区。 3 改进的电荷泵电路 本文设计了一个上拉电路结构的电荷泵电路，如图3 所示，它由电流开关（M1 和M2）、 镜像电流负载（M3 和 M6）以及上拉镜像电流负载（M4 和M5）组成。当 +up 为高时， 电流Iref 全部流过 M1，M3 和 M6，产生充电电流；当 -up 为高时，电流Iref 全部流过 M2，上拉镜像电路快速将M4 漏端充电至VDD，致使M6 关断。如果不用上拉镜像电路，当 M2 控制电流时，M3 上仍然会有短暂的电流通过，电流成指数关系衰减，从而引起了VCO 相 位噪声。该电路一个突出的优点就是，巧妙的运用了一个简单的正反馈放大器，以加快开关 速度。当 M1 控制电流时，它利用电流源Iref 对节点 A 充电，由于载流子注入速度快， M6 很快就截止了。如果一个开关 MOS 管在饱和态时进入截止区，则所有的沟道电荷将流 入MOS 管的源端，漏端不受影响 ,有效地消除了电荷共享现象。  图 4 所示的是完整的电荷泵，环路滤波电路，在设计时，根据PMOS 和NMOS 的沟道 迁移率相应调整MOS 管宽长比，使PMOS 管和NMOS 管延时相同，同时，增大电流镜MOS 管的宽度，使充放电电流完全匹配，消除了电流失配的影响。  4 其他模块设计 4.1 鉴频鉴相器 本设计采用 TSPC 结构的动态门触发器来实现PDF，如图5 所示，Reset 反馈信号中通 过增加反相器延时，消除了死区，当输入F1 和F2 的频率相位变化时，UP，DN 分别输出 “1”和“0”的数字信号，为接后续的差分电荷泵电路，还应通过反相器得到-UP，-DN 信 号。  4.2 压控振荡器 本设计采用了差动输入，三级连接的环形振荡器结构，每一级的延迟单元设计采用对称 负载结构，以增大延迟单元负载的线性范围，较之单端输入的倒相器延迟单元，这种结构具 有很好的抑制共模信号的能力，从而可以有效地抑制电源和衬底噪声。  5 仿真结果 在Chartered 0.35um CMOS 标准工艺下，采用Cadence Spectre 仿真软件分别对传统型 电荷泵锁相环电路和改进型电荷泵锁相环电路进行了仿真。从图7(a)可以看出，传统型电荷 泵锁相环在相位锁定的情况下，Vctl 由于电荷共享和电流失配会产生抖动。改进电荷泵电路 后，如图7(b)所示，锁定情况下Vctl 基本保持稳定，消除了抖动现象；图8(a)为传统电荷泵 电路锁相环在相位从失锁到锁定过程中Vctl 变化，可以看出，Vctl 时钟无法完全锁定，在 一个中心值附近振荡；图8(b)显示，改进后的电荷泵锁相环的Vctl 电压在一段时间后可以 稳定在某个固定值上，锁定时间为11.12us。  6 结论 本文提出了一个改进型pump-up 结构的全差分电荷泵电路，在Chartered 0.35um CMOS标准工艺下，通过Cadence Spectre 仿真验证，有效抑制了电荷共享，电流失配，死区等非 理想特性的影响，在2V-3.5V 电源电压下，能稳定输出13.56 MHz 时钟信号，功耗为17.1 mW， 锁定时间为11.12 us。 本文创新点：采用 pump-up 结构锁相环，通过加一个正反馈放大器，加快了电荷泵开 启速度；电荷泵开关 MOS 管在饱和态时进入截止区，所有的沟道电荷将流入MOS 管的源 端，漏端不受影响，有效地消除了电荷共享现象。 |
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