一博科技 | DDR3布局的那些事儿（一）
发布时间：2016-12-1 11:10
发布者：edadoc2003
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前面高速先生团队已经讲解过众多的DDR3理论和仿真知识，下面就开始谈谈我们LATOUT攻城狮对DDR3设计那些事情了，那么布局自然是首当其冲了。 对于DDR3的布局我们首先需要确认芯片是否支持FLY-BY走线拓扑结构，来确定我们是使用T拓扑结构还是FLY-BY拓扑结构.。 常规我们DDR3的布局满足以下基本设计要求即可： 1.考虑BGA可维修性：BGA周边器件5MM禁布，最小3MM。 2.DFM 可靠性：按照相关的工艺要求，布局时器件与器件间满足DFM的间距要求；且考虑元件摆放的美观性。 3.绝对等长是否满足要求，相对长度是否容易实现：布局时需要确认长度限制，及时序要求，留有足够的绕等长空间。 4.滤波电容、上拉电阻的位置等：滤波电容靠近各个PIN放置，储能电容均匀放置在芯片周边（在电源平面路径上）；上拉电阻按要求放置(布线长度小于500mil）。 注意：如有提供DEMO板或是芯片手册，请按照DEMO板或是芯片手册的要求来做。 1.滤波电容的布局要求 电源设计是PCB设计的核心部分，电源是否稳定，纹波是否达到要求，都关系到CPU系统是否能正常工作。滤波电容的布局是电源的重要部分，遵循以下原则： CPU端和DDR3颗粒端，每个引脚对应一个滤波电容，滤波电容尽可能靠近引脚放置。 线短而粗，回路尽量短；CPU和颗粒周边均匀摆放一些储能电容，DDR3颗粒每片至少有一个储能电容。  图1：VDD电容的布局（DDR颗粒单面放）  如图2所示：VDD电容的布局（DDR颗粒正反贴） DDR 正反贴的情况，电容离BGA 1MM，就近打孔；如可以跟PIN就近连接就连接在一起。 2.VREF电路布局 在DDR3中，VREF分成两部分： 一个是为命令与地址信号服务的VREFCA；另一个是为数据总线服务的VREFDQ。 在布局时，VREFCA、VREFDQ的滤波电容及分压电阻要分别靠近芯片的电源引脚，如图3所示。  图3：VREF电路布局 3.匹配电阻的布局 为了提高信号质量，地址、控制信号一般要求在源端或终端增加匹配电阻；数据可以通过调节ODT 来实现，所以一般建议不用加电阻。 布局时要注意电阻的摆放，到电阻端的走线长度对信号质量有影响。 布局原则如下： 对于源端匹配电阻靠近CPU（驱动）放，而对于并联端接则靠近负载端（FLy-BY靠近最后一个DDR3颗粒的位置放置而T拓扑结构是靠近最大T点放置） 下图是源端匹配电阻布局示意图；  图4：源端匹配电阻  图4：并联端接 而对于终端VTT上拉电阻要放置在相应网络的末端，即靠近最后一个DDR3颗粒的位置放置（T拓扑结构是靠近最大T点放置）；注意VTT上拉电阻到DDR3颗粒的走线越短越好；走线长度小于500mil；每个VTT上拉电阻对应放置一个VTT的滤波电容（最多两个电阻共用一个电容）；VTT电源一般直接在元件面同层铺铜来完成连接，所以放置滤波电容时需要兼顾两方面，一方面要保证有一定的电源通道，另一方面滤波电容不能离上拉电阻太远，以免影响滤波效果。  图5：VTT滤波电容 DDR3的布局基本没有什么难点，只是要注意诸多细节之处，相信大家都已经学会。 |
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