高速嵌入式视频系统中SDRAM时序控制分析
发布时间：2010-7-29 16:48
发布者：lavida
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在高速数字视频系统应用中，使用大容量存储器实现数据缓存是一个必不可少的环节。SDRAM就是经常用到的一种存储器。 但是，在主芯片与SDRAM之间产生的时序抖动问题阻碍了产品的大规模生产。在数字电视接收机的生产实际应用中，不同厂家的PCB板布线、PCB材料和时钟频率的不同，及SDRAM型号和器件一致性不同等原因，都会带来解码主芯片与SDRAM间访问时序的抖动问题。 本文利用C-NOVA公司数字电视MPEG-2解码芯片AVIA9700内置的SDRAM控制器所提供的时序补偿机制，设计了一个方便使用的内存时序测试软件工具，利用这个工具，开发测试人员可在以AVIA9700为解码器的数字电视接收机设计和生产中进行快速诊断，并解决SDRAM的时序问题。 数字电视系统 SDRAM时序控制 AVIA9700内集成了一个SDRAM控制器，该控制器提供一套完整的SDRAM接口。AVIA9700与SDRAM接口中的控制线、地址线和数据线都同步在MCLK时钟上。图1是用两片16位SDRAM组合形成32位数据线的典型连接示意图。  图1 SDRAM与AVIA9700典型链接示意图 SDRAM控制线 正确读写时序条件 AVIA9700解码芯片访问SDRAM的时序如图2所示。  图2 AVIA9700访问SDRAM时序示意图 要正确访问SDRAM，建立时间和保持时间很关键。建立时间在触发器采样之前，在这段时间，数据必须保持有效的时间，否则会产生setup violation；保持时间在解发器开始采样之后，数据必须保持有效的时间，否则会产生hold violation。因此，要正确读写SDRAM的时序条件，需要满足以下两个公式： SDRAM_Setup_time_min  图3 SDRAM时序测试统计图 这里，补偿参数的选择原则是，组合值需要在测试图中无错区域的中心，且距离边界大于25。 结语 通过实验发现，在高速数字系统设计中，通过SDRAM控制器来补偿布线延时可以很好地解决SDRAM时序问题。 |
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