使用FPGA时钟展频技术搞定RE测试

发布时间:2016-10-11 17:18    发布者:rousong1989
使用FPGA时钟展频技术搞定RE测试
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1 关于时钟展频应用
展频技术是通过对尖峰时钟进行调制处理,使其从一个窄带时变成为一个具有边带谐波的频谱,从而达到将尖峰能量分散到展频域的多个频率段,达到降低尖峰能量,抑EMI的效果
1.jpg
2 Altera FPGA的时钟展频支持
        AlteraPLL IP核带有展频功能。当然,这种展频功能块应该是“硬核”实现,在某些特定器件上才能够支持。
file:///C:\Users\pc\AppData\Local\Temp\ksohtml\wps3652.tmp.jpg
3 Xilinx FPGA的时钟展频支持
        Xilinx FPGA也有很好的时钟展频支持,以低端应用的Spartan6为例,官方文档xapp1065.pdf中有如下描述。
2.jpg
4 FPGA的时钟展频案例
        特权同学在实践中尝试了一把,非常奏效。某Class A标准的产品在初测RE时,报告如下,明显很多60MHz基频的辐射点超出很多。辐射点的能量很集中的一个点上。
3.jpg
        如图所示,使用FPGA60MHz基频输出做了8个频点的展频,最终RE报告如图。

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