PlanAhead教程4:RTL与IP设计入门

发布时间:2014-1-10 11:40    发布者:eechina
关键词: PlanAhead , RTL , IP

PlanAhead 软件可为创建和验证 VerilogVHDL 中的 RTL 设计提供综合而完整的平台,如能够贯穿内核生成器 (CORE Generator) 集成的整个过程使用 Xilinx IP 目录。PlanAhead 包含 RTL 技术视图,在其中可快速浏览 RTL 资源,进而充分了解原理图、资源以及功耗估算情况。通过集成 XST 实现对综合流程的管理。PlanAhead 与 ISE 仿真器相集成,能够对 HDL 代码与 IP 以及各种设计状态进行行为和功能验证。此外,PlanAhead 还能够自动插入 ChipScope 调试内核,以更好地调试运行于器件之上的设计后实现比特流。
本文地址:https://www.eechina.com/thread-125557-1-1.html     【打印本页】

本站部分文章为转载或网友发布,目的在于传递和分享信息,并不代表本网赞同其观点和对其真实性负责;文章版权归原作者及原出处所有,如涉及作品内容、版权和其它问题,我们将根据著作权人的要求,第一时间更正或删除。
您需要登录后才可以发表评论 登录 | 立即注册

厂商推荐

相关视频

关于我们  -  服务条款  -  使用指南  -  站点地图  -  友情链接  -  联系我们
电子工程网 © 版权所有   京ICP备16069177号 | 京公网安备11010502021702
快速回复 返回顶部 返回列表