闪速存储器的研究与进展
发布时间：2010-6-8 15:46
发布者：我芯依旧
关键词：
闪速存储器
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1 引言 80年代中期以来，EPROM的容量每两年翻一番。通用E2PROM与EPROM相比，具有价格低、擦除简单等优点，但由于每个存储单元有两只晶体管，开发大容量E2PROM是非常困难的。用2um工艺制作的两管E2PROM的最大容量为64kb。Masupka等人利用只有1只晶体管的E2PROM单元和新的擦除/编程电路技术及高速灵敏度放大器，于1987年报道了第一块256kb闪速E2PROM(即闪速存储器)。之所以称为闪速，是因为它能同时、快速地擦除所有单元。表1比较了第一块闪速存储器与EPROM、一次编程PROM、E2PROM的性能。 表1 闪速存储器、EPROM、一次编程PROM、E2PROM的性能对比 ------------------------------------------------------------------------- UV-EPROM 一次编程PROM 双管E2PROM 闪速存储器 封装 窗口陶瓷封装 塑封 塑封 塑封 擦除时间 20min 不可擦除 1ms 100us 编程时间 ＜1ms ＜1ms ＜1ms 100us 单元面积/um2 64 64 270 64 芯片面积/mm2 32.9 32.9 98 32.9 可靠性 筛选方法 非筛选 筛选 筛选 擦除方法 紫外线 不能擦除 电可擦除 电可擦除 ------------------------------------------------------------------------- 常规的紫外线擦除EPROM由于采用陶瓷封装，需要一个擦除窗口，所以价格比较高，而且擦除时需要在紫外光下照射20分钟。一次编程PROM在编程后就不能再擦除。由于常规E2PROM每个单元中有两只晶体管，所以单元面积很大，用2um设计规则设计的256kb E2PROM的面积至少达98mm2。闪速存储器的单元面积仅为常规E2PROM的1/4，所以容量可以做得很大，闪速存储器是要求存储器容量不断扩大的产物。 1989年报道了1Mb的闪速存储器，采用以EPROM工艺为基础的CMOS工艺，单元面积为15.2um2，存取时间为9ns，片擦除时间为900ms，编程速度为10μs/字节，芯片面积为5.74mm x 6.75mm，表2给出了主要的器件参数。 表2 1Mb闪速存储器的主要参数 ------------------------------------------------------------------------- 工 艺 单 元 纵向尺寸 器 件 1.0um光刻 面积3.8um×4um Tox=25nm 芯片面积：38.8um2 2层多晶 隧道氧化层：10nm 有效N+P=0.9um 组织结构：128k×8 n阱 读出电流＝95uA Xjn=0.3um 存取时间：90ns 擦除时间＝900ms Xjp=0.6um 功耗：8mA 编程时间＝100us/字节 静态功耗：4uA 封装：32pin陶瓷 ------------------------------------------------------------------------- 1994年，Atsumi等人报道了用0.6um、三阱、双层多晶硅、单铝CMOS工艺制作的16Mb闪速存储器，存储时间为73ns，编程速度为10us/字节，单元尺寸为2.0um×1.7um，芯片面积为17.32mm×7.7mm。 近几年，采用0.4um工艺的64～128Mb闪速存储器已大量报道。采用0.25um工艺的闪速存储器也已问世，工作电压为2.5V，芯片面积为105.9mm2。本文主要论述闪速存储器的原理及技术动向。 2 闪速存储器的工作原理 2.1 单元的工作原理 主要有两种技术来改变存储在闪速存储器单元的数据：沟道热电子注入(CHE)和Fowler-Nordheim隧道效应(FN隧道效应)。所有的闪速存储器都采用FN隧道效应来进行擦除。至于编程，有的采用CHE方法，有的采用FN隧道效应方法。表3给出了几家主要闪速存储器厂家的存储单元性能。 表3 典型的闪速存储器单元性能 ---------------------------------------------------------------------------- 厂 家 技 术 擦除 编程 读延迟 耐久性 擦除时间 电源电压/V 编程和擦除电压/V 工作温度/℃ AMD NOR FN CHE 90ns 10万次 1s 5 5 -40～85 Atmel EEPROM FN CHE 3.3us 10万次 10ms 2.7，5 2.7，5 -40～85 日立 AND FN FN 5us 1万次 125us 3.3 3.3 0～70 Intel NOR FN CHE 85ns 10万次 1s 2.7，5 3.3，5，12 -40～85 Macronix NOR FN CHE 100ns 1万次 50ms 5 5 0～70 Nexcom EEPROM FN FN 850ns 10万次 2.5ms 2.7，5 2.7，5 -40～85 三星 NAND FN FN 10us 100万次 5ms 3.3 3.3 -40～85 夏普 NOR FN CHE 80ns 10万次 600ms 2.7，5 5 -40～85 东芝 NAND FN FN 225us 1万次 7ms 5 5 0～70 Xicor EEPROM FN FN 1us 10万次 10ms 1.8，2.7，5 1.8，2.7，5 -40～85 ---------------------------------------------------------------------------- 由于在CHE注入过程中，浮栅下面的氧化层面积较小，所以对浮栅下面的氧化层损害较小，因此其可靠性较高，但缺点是编程效率低，FN法用低电流进行编程，因而能进行高效而低功耗的工作，所以在芯片上电荷泵的面积就可以做得很小。 为了减少闪速存储器的单元面积，可以采用负栅压偏置。由于在字线(接存储单元的栅)上接了负压，接到源上的电压就可以减小，从而减少了双重扩散的必要性。所以源结可以减小到0.2um。负栅偏置的闪速存储器还有一个优点，就是通过字线施加负压可以实现字组(sector)擦除(通常一个字组为2k个以上的字节)。表4给出了负栅偏置的闪速存储单元在各种情况下各端的电压值。 表4 负栅偏置的闪速存储单元各端电压 ------------------------------------------------------------------------- 编 程 擦 除 读 Vg/V 12 -7.5 5 Vd/V 6 悬浮 1 Vs/V 地 6.5 地 ------------------------------------------------------------------------- 2.2 电路工作原理 下面以一种1Mb闪速存储器为例，来说明闪速存储器的擦除和编程。当擦除时，阵列中所有单元的源结都接到12V电压，所有字节都接地，内部擦除确认电路和适当的擦除算法相结合，使擦除阈值小于Vtemax。如果一些字节需要擦除多于1次才能达到希望的擦除阈值Vtemax，那么擦除和验证程序将进行迭代。当选择栅和漏结接高电位，而源端接地时，热电子由漏结注入到浮栅，内部编程确认电路保证单元的编程阈值大于或等于Vtpmin。由于编程发生在漏结，而擦除发生在源结，所以应分别对它们进行优化。 3 “与非”结构的闪速存储器 自从80年代末期“与非”(NAND)闪速存储器问世以来，由于其密度高、性能优良，其应用已扩展到一些大容量的存储领域。对于大容量应用，单存储位的价格是一个主要因素，并且出现了多重单元(multilevelcell)闪速存储器(即在不增大物理单元数的前提下存储密度提高2～3倍)，以降低价格，但同时牺牲了读出和编程性能。 “与非”闪速存储器在编程和擦除操作中都利用FN隧道效应，以减少功耗，并允许以页为基础的编程操作，大大提高了编程效率。另一个优点是工艺简单，并且由于源漏结构简单，单元可以做得很小，多重单元概念与“与非”闪速存储器结合是解决大容量存储的理想选择。 在“与非”闪速存储器中，多个串联的单元构成了一个“与非”串(NANDstring)，而这些位串分享一个公共的阵列地线(AGL)，如图2所示。当对一个选择的单元存取数据时，在同一位串中未选择的单元必须作为旁路晶体管，但这些未选择的单元的编程态会影响该位串的电流，位串电流的变化会引起单元Vth漂移。阵列地的扰动是使单元Vth漂移的另一个因素。这是因为在AGL线中存在电阻，在读出和编程操作时，源电压会升高，所以应尽量增加用铝做AGL的数量。 一个64Mb的“与非”闪速存储器如图3所示。表5给出了64Mb闪速存储器的性能。 表5 64Mb“与非”闪速存储器的主要性能 ------------------------------------------------------------------------- 工 艺 0.4，p型衬底CMOS，三阱，双层多晶，单层铝 有效单元面积 1.1um2 芯片面积 7.21×16.60=120mm2 IPO厚度 17nm 隧道氧化层厚度 9nm 栅氧 40nm(高压)，11nm(低压) 电源电压 3.3V 结构 (8M+256k)×8 页大小 (512+16)字节 擦除字组大小 (16k+256)字节 页编程时间 90us/页 字组擦除时间 2ms/字组 ------------------------------------------------------------------------- 4 闪速存储器中的误差校正(ECC)技术 在闪速存储器中，用浮栅上电荷的多少来代表逻辑“0”和逻辑“1”。在擦除和编程过程中，由于隧道氧化层中存在高能电子的注入和发射，会带来缺陷和陷阱的产生。存储在浮栅上的电子会通过隧道氧化层的缺陷和陷阱泄漏。在读出时，由于VCC加到控制栅，浮栅慢慢地收集电子。电子的泄漏和收集引起了存储晶体管阈值电压的减少或增大，并且可能引起随机位失效。 闪速存储器系统必须保证即使在经过105～106次擦写后存储的数据仍然能保持10年。通常用误差校正技术来提高闪速存储器的可靠性。在ATA卡中，采用闪速控制器，包括ATA接口来处理闪速芯片的读写，如图4所示。 近年来，不带控制器的单闪速芯片的应用市场，如私人数字助理(personaldigitalassistants，PDAs)、IC卡和数字摄象机等正在扩大，所以需要直接和CPU相连的闪速存储器。尽管带ECC的闪速存储器芯片与不带ECC的闪速存储器芯片相比，芯片面积增大10％，但其价格却低。 在闪速存储器中，擦除操作以字组为单位进行，所以除了位出错率外(一般要求出错率低于10-15)，还引入字组出错率，即在一个字组中出现错误的概率。对于8kb，字组出错率要求小于10-10。 图6给出了并行ECC、串行ECC、压缩ECC的芯片面积增加率、功耗和随机存取时间的对比。在估算单元面积和功耗时，假定I/O数据长度是8位，存储阵列灵敏度放大器占70％的芯片面积。芯片中ECC的数目为8，由10个校验位而带来的存储单元、灵敏度放大器芯片面积的增加量为1.4％。假定在没有ECC时，随机存取时间为10us，对于一般平行处理ECC，10个200输入端异或校正产生器和512个10输入逻辑错误校正电路同时工作，在10ns的门延迟内校正错误码，这样增加的芯片面积为43％，峰值电流为600mA；对于一般串行处理ECC，8个522位寄存器在串行读时都处于工作状态，所以平均电流增大到50mA；虽然存储时间增加1.5倍，但增加的芯片面积仅为串行ECC的2/17，而且功耗电流压缩到11mA。 图7给出了累计字组出错率与擦写周期的关系。实线和虚线分别表示带ECC和不带ECC电路的字组出错率。如果字组的大小为8kb(包括128个ECC字)。在没有ECC时，当字组中出现错误时，该字组被认为是一个失效字组；当有ECC时，直到该字组的一个ECC字出现两个错误时，该字组才被认为是出错的。所以，经过100万次擦写后，累计字组出错率提高6个数量级。 5 深亚微米闪速存储器技术 现在的闪速存储器已发展到64Mb～128Mb。当工艺水平进一步发展时，商用闪速存储器将发展到1/4微米时代，在这一时代，将面临三个主要问题。 (1)存储单元的进一步缩小将导致周边电路设计规则的严重问题。采用快速存取的方法，在不增加灵敏度放大器面积的前提下，保持了较高的单元密度，所以被认为是解决这一问题的较好方案。 (2)在深亚微米闪速存储器中，电源电压已降到2.5V，器件的功耗进一步降低，其可靠性随之提高。所以需要有一个精确的电压产生器对存储单元提供所需要的阈值电压及较小的偏差。 (3)由于容量将达到256Mb，大容量存储单元将导致介质膜特性的偏移，所以必须采用高可靠性的电路设计技术。 5.1 压缩的快速灵敏度放大器 采用自对准工艺，闪速存储器的存储单元尺寸已从4F×2F缩小到3F×2F(F为器件的特征尺寸)，但是较小的单元面积将引起周边电路设计规则的严重问题。通常数据锁存器和带位线差分对的灵敏度放大器合并在一起。如果将灵敏度放大器和锁存器分开，并用四个晶体管将带单边位线的灵敏度放大器有选择地连到四条位线，灵敏度放大器位于存储单元阵列的两侧，位线有选择地连接到放大器中，这就放松了版图的间距。锁存电路可以对每一根位线工作，采用短沟道MOS管可减少锁存器的面积。图8给出了0.25um工艺版图间距的比较。当带位线对的灵敏度放大器位于被分割单元阵列的中部(通常设计)时，模拟放大器(3.7～4.25F)和数字锁存电路(3.2F)中都不能将晶体管尺寸缩小到3F。当采用灵敏度放大器和锁存器分开的方案时，灵敏度放大器(2.5～3F)和锁存电路(2～3F)都可采用小间距。 5.2 内部参考电压电路 应用于CMOSLSI的参考电压产生电路主要有E/D差分对、带隙产生器和三阱双极晶体管的动态带隙产生器三种。表6给出了它们的对比。 表6 CMOSLSI用参考电压产生器对比 ------------------------------------------------------------------------- 三阱、动态带隙产生器 带隙产生器 E/D差分对 工 艺 三阱 BiCMOS DMOS VCC依赖性 ±1％ ±1％ ±1％ 温度依赖性 ±0.4％ ±0.4％ ±1％ 工艺依赖性 ±1％ ±1％ ±5％ 电源电压/V ＜2.5 ＞3.3 ＜2.5 电流耗散/uA 5 5 5 ------------------------------------------------------------------------- 带隙产生器的性能优于基于E/DMOS管阈值之差的电压电路，它的温漂只有±0.4％，然而它需要较大的电源电压(＞3.3V)，而且偏置电流大、工艺复杂(BiCMOS)。负栅偏置的闪速存储器需要三阱结构容易实现fT达200～500MHz，hFE为50～100的双极晶体管，这对于参考电压产生器来说是足够的。采用三阱双极晶体管的动态带隙产生器的主要特点是它在升高的电压下工作，所以可在较低的电源电压下得到较精确的参考电压。采用动态操作还减少了偏置电流和芯片面积。 目前采用0.25um、三层多晶硅、一层硅化物、三层金属工艺的128Mb闪速存储器已经报道，工作电压为2.5V，存储单元尺寸仅为0.4um2，典型字组(512个字节)的擦除时间为1ms，字组编程时间为1ms，芯片面积为105mm2。 6 闪速存储器的应用与市场分析 1993年，世界闪速存储器的销售额为5.9亿美元，1997年为36.5亿美元，预计到1998年为44.3亿美元，在MOS存储器市场中是增长最快的。 闪速存储器的主要应用领域为计算机、通信、军事/航天、商业、工业自动化等。在计算机方面的应用越来越多，到1998年能占到64％，而在军事/航天领域的应用约占3％左右。 由于闪速存储器潜在的优势，它在正在到来的nomadiccomputing领域起主要作用，它的作用也正从BIOS和CellorPhones到数字摄象机。 7 结束语 闪速存储器从1987年问世，历经短短的10年时间，存储容量已从256kb发展到128Mb，提高了500倍；工艺水平从2um，经过1um、0.6um、0.4um、发展到0.25um，缩小到1/8；单元面积从64um2缩小到0.4um2，其发展速度是十分惊人的。 我国闪速存储器的研究刚刚起步，目前仍停留在预研阶段，正在进行0.8um单项工艺实验和存储单元的研究，应加大这方面的投入，缩小与国外的差距。 |
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