总结一下近10年混饭于半导体电路行业的些许感受 6
发布时间：2013-2-25 15:15
发布者：wp1981
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作者：myshitshit 这次来讲讲电路设计公司里边各个角色的分工以及可能的职业命运 先讲讲国内集成电路设计公司里需求最普遍的数字电路工程师了 为了明了，先拿一个招聘启事来说事。 Senior ASIC Design Engineer Responsibilities: Work with a team of hardware and software engineers to define the high-level architecture Share in definition of micro architecture of next generation ASIC Own RTL design for portions of the chip, contribute to Design Verification and Synthesis Active role in Static Timing analysis, floor-planning, IP selection and all aspects of ASIC implementation System level validation in FPGA environment, device and system bring up and qualification Qualifications: 10+ years of experience in high-performance design / micro-architecture 10+ years of experience in Verilog RTL development experience in a CPU/SOC and ASIC environment Must have a strong background in all aspects of ASIC implementation, especially with Synthesis flow, Static Timing Analysis, Floor-planning and I/O ring design Understanding of L2 Ethernet switching protocols (VLAN, Broadcast/Multicast), PCI Express and Storage protocols are desired Experience with FPGA implementation flows is a plus Strong problem solving and debugging skills Experience with silicon and system bring up Excellent communication skills Candidate will likely have an MS EE with 10+ years of experience 可以看到这个是招聘高级工程师的广告，这里比较清楚的定义了一般数字电路工程师要做的事情，包括系统层次的软硬件划分，模块定义，IP核选用，HDL代码编写，验证，综合，时序分析，系统原型验证等庞杂的事物，当然这是对带头大哥的要求，刚进门的小弟，一般都是从其中的一样开始做起。招收的初级工程师，一般只要求会些HDL代码，会几种总线协议，懂一点算法知识，能把确定了算法功能的模块用HDL代码写出来，做简单的仿真。 日常工作中，逻辑设计工程师需要打交道最多的，就是HDL文本编辑器跟逻辑仿真器，当然还要写相关的文档，需要配合工作最多的人，除了领头的大哥，就是负责算法设计的人和负责验证的人。单纯的模块逻辑设计，可以说是集成电路设计环节中门槛最低的一个，基本上有门级数字电路知识，会写Verilog，能看懂英语，就可以劳动了。所以这个队伍里，会有一些连pn节是啥都不清楚的人做，而且完全能够胜任。 这个工作干一段时间，基本感觉就是一部翻译机，把matlab或者C代码翻成Hdl，然后挂在总线上，想工作上有些突破，无非就是再接触一些系统层面的或者物理实现以及dft的东西，向前面所说高级工程师发展，或者有人凭着熟练的编码去转行做FPGA开发，然后变身应用工程师以及销售，当然也有极少人变成倒卖EDA工具的贩子。基本来说这个工作需要2-3年就可以完全熟练，之后就是高产操作员了。一般公司开的职位工资从毕业生到高级工，在6-20k之间。当然领导级的不在此列。 对于还在梦想进入这个职业的人，可以熟悉一下技能跟工具。 Verilog VHDL编码 linux基本操作，emacs，gvim编辑器使用 questasim，incisive，vcs仿真器使用 perl，tcl脚本语言 各种总线协议，音视频通信算法大体了解，ARM/MIPS处理器基本知识 再来看看逻辑综合工程师的工作，以下是工作描述以及入职要求。 Job Requirements and Qualification You must have a BSEE or MSEE with at least 5+ years of applicable experience. Demonstrate successful results for multiple ASIC programs, is required. Strong written / verbal communication skills are a must, as you will be working, influencing and collaborating with teams in distributed locations. You will need to be very organized with solid understanding of Synopsys and Cadence design tools and flows. Minimum Requirements: SOC level Synthesis / STA. Experienced with Verilog/VHDL digital design Hands on experience with constraints development Hands on experience with Synopsys design compiler and ICC SoC implementation experience such as full chip level synthesis Pre-P&R timing closure Hands on experience with Spyglass rule checking, netlist equivalence checking, and gate-level simulations Experience with various synthesis options to optimize the power of the Design. Work with Place and Route peers for timing closure Good Knowledge of Static Timing Analysis and Place and Route. Familiarity with various interface technologies including MIPI, USB, I2C, GPIO, DDR etc Familiarity with ASIC design flows for deep sub micron technologies Familiarity with FPGA design flow is plus Preferred Requirements: Familiarity with image processing is a strong plus Responsibilities In this role, the candidate will work with designers and understand the complexity of the blocks and interfaces. A candidate will work with the ASIC design team and will participate in the development of netlist generation from synthesis. A candidate will also support the design team to do simulations . Responsibilities include: reading the RTL code. Generating chip level timing constraints. Validating the RTL inputs. Analyzing the power for the design and optimizing for speed/area/power. Understand and drive the pre-synthesis chip-level timing to ensure that synthesis and layout level timing and other specifications can be achieved. Support chip level verification and physical design timing closure. 这个工作只有一个目的，就是把HDL代码变成网表，这个对于做FPGA来说大多时候就是按一下就自动生成了，对芯片这事做起来并不像说的这么轻松，首先要清晰了解整个芯片的时钟复位电源系统，写出约束文件，把HDL代码用工具转换为netlist，并且分析时序报告，比较网表与代码的逻辑一致性，有些dft插入工作也要在这里完成。这个工作除了要求熟悉电路本身的结构外，主要要求对综合工具有深入了解，并对选用的工艺熟悉。不同的综合策略，得出的网表结果跟所费时间是有差异的，许多年来DC一直是首选工具，每出一个新版本，综合工程师都要看看有什么新搞法。这个职位虽然需要写的代码没有逻辑设计验证那么多，但是一般的设计都要来回综合很多次，大芯片每次所费时间又长，等待的也是很让人痛苦。这个工作需要打交道最多的人是逻辑设计人员跟物理设计人员。 这个职位相对来说属于整个数字流程中要求比较高的岗位，除了对工具的熟悉，一般也要求熟练使用脚本语言。这个岗位基本不会招收刚毕业的学生，大部分是公司内部做逻辑设计的人自学一下然后转岗专门搞这个，一般国内公司里边专业做综合的人数量很少，所以这些人跳槽的话公司都会加钱留住，当然这些人的责任也是重大的，如果芯片挂了，这些人是没法再老板那里交差的。这个岗位基本招聘的都是有些资历的工程师，一般工资都在15k以上。 当然这个职位想转行就比较难点，一般都是混时间久了变成公司的台柱子之一，或者去卖DC，不过貌似国内做DC使用培训销售的就那么几个人吧，不同城市的设计服务中心讲课的都是那个面孔。 |
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