基于FPGA的相关测速系统
发布时间：2012-11-29 15:09
发布者：李宽
关键词：
测速
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作者：李 玲 李洋涛 来源：微型机与应用2012年第20期 相关测速是以随机过程的相关理论和信息理论为基础发展起来的[1-2]，它的应用始于上世纪40年代，首先应用于军事上，然后逐渐转移到科学研究和民用上，现在已经在各个领域内得到日益广泛的应用。 尽管相关测速的运算量非常巨大，但是随着EDA技术的高速发展，大规模可编程逻辑器件CPLD/FPGA的出现，集成电路做得比以前更快、规模更大。设计人员有很大的自由度去设计实现用途专一的集成化数字电路：在实验室里，在电脑系统前，现场设计、现场编程、现场配置、现场修改和现场验证，从而在现场实现数字系统的单片化设计和应用。这意味着无需更改电路，只要改写FPGA内部功能，整个系统即可实现新功能，即一个最小的芯片方案可以转换来执行多个功能，硬件的配置变得如同软件一样灵活方便，而其速度和集成度，也随着VLS工艺的发展而迅速提高，这就为相关测速的实际应用提供了硬件平台。只要找到合适的算法并建立相应的硬件处理系统，运算速度和精度就能达到预期的要求。 1 系统硬件及相关算法的确定 本文测速的原理是：以CCD摄像头作为前端装置，将CCD摄像头所采集的图像信息送到FPGA中，由FPGA对其进行处理，并给出当前运行的速度。在满足速度上限的条件下，连续两次采集的图像必然有重叠的部分。对连续两次的图像进行相关处理，就可以得到它们之间的位置关系，再结合采样间隔时间，从而可以得出速度。 由于图像处理算法涉及的运算量比较大，对系统的快速处理能力和大数据量的吞吐能力有严格的要求[3]，因此系统中的核心器件FPGA的选择必须遵循以下原则：(1)调试使用方便；(2)适当的响应速度；(3)适当够用的逻辑资源；(4)足够的输入输出（I/O）端口。 根据系统要求，本文采用Altera公司的超大规模可编程逻辑器件Cyclone II[4]。Cyclone II系列FPGA是继Cyclone系列低成本FPGA在市场上取得成功之后，Altera公司推出的更低成本的FPGA。Altera采用相同的方法在尽可能小的裸片面积上构建了Cyclone II系列，扩展了低成本FPGA的密度，最多达68 416个逻辑单元(LE)和1.1 Mbit的嵌入式存储器，从而可以在低成本的FPGA上实现复杂的数字系统。优异的性价比使CycloneII系列FPGA可以广泛地应用于汽车电子、消费电子、音/视频处理、通信以及测试测量等终端产品市场。 在测速系统的设计中，假设摄像头采集到的原始图大小为1 280×1 024，为了保证采集的图像背景区域能够有明显的目标，比较理想的情况是将模板区域取得越大越好，将目标全部包括在内[5-6]。当搜索区域大小为m×m, 模板大小为n×n时，归一化互相关算法所需的运算次数约为（5n2+9）×(m-n+1)2次，计算量巨大。如果采用512×512大小的搜索区域，模板采用32×32大小，运算乘加次数近12亿次，硬件将无法提供足够的乘加器。如果采用128×128的搜索区域和32×32的模板，图像的检索区域比较小，测速的范围会比较低，精度也会下降。综合考虑摄像头采集图像的范围和精度，并且充分利用硬件所能提供的内部存储单元，本文将搜索区域设定为256×256，模板大小设定为32×32，如图1所示。 
同时采用简化的互相关算法来实现相关匹配，所以选择差的绝对值和相关法SAD(Sum of Absolute Difference)作相关计算。 
2 测速系统的构成及设计 根据所需的功能，将系统划分为以下几个模块，分别加以实现。如图2所示。 
(1)CCD摄像头数据采集模块 摄像头采集的数据需要有图像帧和消隐帧。当前帧是图像帧时，读入图像的行数据，读入1 280×1 024个数据后，列计数X_Cont和行计数Y_Cont归零。消隐帧时不输出。 (2)Raw to RGB压缩模块 通过内部设置一个1 280×10 bit的FIFO，同时输出两行数据，通过输入的行计数和列计数模块的奇偶将原Byer格式的数据压缩成RGB格式，4个点压缩成一个点，图像大小变成640×512。同时，通过内置的时钟计数模块将当前输出的RGB所在的行列值输出，范围为640×512。 (3)处理流程1 M4K写入控制器：CCD时钟。通过当前输入的行列坐标，确定触发背景M4K内存模块和模板M4K内存模块的写入使能。背景M4K大小设为256×256×4 bit，模板M4K大小设为32×32×4 bit。当该模块工作时，相关模块不工作，以防止未写完数据就做相关处理。 M4K模块：存放处理过的4 bit灰度数据，读写时钟分开，有写使能位。 (4)处理流程2 SdRam接口：提供两个写端口和两个读端口，可同时处理。内部连接了PLL倍频器，将SDRam的处理速度倍增到100 MB，然后通过内部的读写和刷新状态机控制读写。 VGA控制模块：由I2C控制生成行同步信息，并将读入的RGB数据通过系数处理送到解码器输出VGA图像。 测速模块：模板选择的位置固定在图像的正中，即第192行192列开始的32×32大小的数据，通过输入的（X，Y）坐标和（192，192）的差值得到像素的偏移量。然后通过实际的图像大小和距离的比例系数，乘以当前的处理频率，得到当前的物体移动速度。 为了计算偏移量和相对位移，必须引入除法运算，而除法运算是通过许多移位寄存器和加法器构成的。运算极其耗时，且需要大量逻辑单元和查找表，对处理速度有很大影响。所以选取MegaWizard生成的除法器来减少所需的运算时间。 最后，由于实际的数据均为16进制，为了满足显示的10进制坐标换算的需要，设计了16进制到10进制LED显示的转换模块，实现了速度的直观显示，如图3所示。 
综上所述，通过模块化设计和综合设计，在FPGA上实现了测速需要的功能设计。 本文对摄像头采集到的数据进行处理。选取图像正中的256×256个像素位置作为背景区域，其中的32×32个像素作为模板选取区域，通过前后两帧的相关得到模板在后一帧中的位移像素值。测速示意图如图4所示。 
如果按照理想的相似三角形判断，摄像头可以测量的速度可以达到无限大。设背景区域长宽均为X cm，最大速度可以达到（X×(256－32)/256）/0.529 4＝1.9×0.875X cm/s，测量精度为(X/256)/0.529 4=1.9×X/256。但是由于摄像头对光强的敏感程度和目标的实际采样灰度受噪声的影响，以及受安装位置和与被测物体距离的限制，实际测量速度范围是有限的。在测试中采用的背景大小为20 cm×20 cm，离检测面距离30 cm左右，100 MHz工作频率，测速的最大值可达到（20×(256－32)/256）/0.529 4=33.056 cm/s。 整个测速系统可以根据实际应用情况设定参数来调整搜索区域，具有很宽的测速范围。相对于传统的接触式测速系统，克服了物体运动异常时测量出现的原理性误差；相对于非接触的一维测速系统，克服了测速的单一性，可以测量物体在各种运动方向上移动的速度。如果使用高性能FPGA进行多路并行的相关运算，搭配高速高分辨率的摄像头，完全可以解决全图互相关算法处理的计算量巨大的问题，使测速的精度和速度得到进一步提高。这种测速方式具有的一系列优点，使其发展空间非常广阔，可以广泛应用到各个领域。 总之，本文研究的基于FPGA的相关测速系统，能够实现非接触式和高精度的测量。其中，融合了信号采集与处理、逻辑器件FPGA和互相关技术等，具有学科交叉融合的特点。在各种传送带、纸板、热轧钢板、汽车和列车等运动物体的非接触测速上具有较大的实际应用价值，为解决非接触式运动物体测速问题提供了技术手段。 参考文献 [1] BERGER C.Optical Sensor for Velocity and Slip Measurement of Automobile Belt Drives[C].IEEE，2002，36(l)：823-828. [2] 谢维达，王春辉，邵德荣.基于FPGA的二维相关测速方法研究[J].测控技术，2004，23(1)：66-68. [3] 张志刚.FPGA与SOPC设计教程-DE2实践[M].西安：西安电子科技大学出版社，2007. [4] 陈忠平,高金定,高见芳.基于Quartus Ⅱ的FPGA/CPLD设计与实践[M].北京：电子工业出版社，2010. [5] (美)HASKELL R E，HANNA D M.FPGA数字逻辑设计教 程：Verilog[M].郑利浩，王荃，陈华锋，译.北京：电子工业出版社，2010. [6] 吴继华，蔡海宁，王诚.Altera FPGA/CPLD设计(高级篇)(第2版)[M].北京：人民邮电出版社，2011. |
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