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分享 modulesim仿真clk周期与testbench程序设置不一致问题-并行块与串行块
mygod22 2013-9-5 20:23
问题: 请教:testbench的时钟周期跟modelsim 仿真 的时钟周期不一致问题。 我的tesbench是这样写的, `timescale 10 ns/ 1 ns module digital_led_test(); reg Rsetn; reg clk; &nbs ...
个人分类: FPGA|1198 次阅读|0 个评论
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