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VHDL基本模型结构

已有 535 次阅读2013-4-29 10:41 |个人分类:初学VHDL| 关键词: VHDL

设计实体
entity or_gate is 
port(a:in bit ;
  b:in bit;
c:out bit;);
end or_gate;
architecture behave of or_gate is 
begin
c<=a or b;
end behave;
实体说明 entity <实体名》 is

end 实体名;
类属说明::generic();
entity or_gate is 
generic (delay :time:=1 ns);
prot(a:in bit;
b:in bit;
c:out bit);
end or_gate ;
architecture behave of or_gate is 
begin
c<=a  or b after (delay);
end behave;

结构体部分:architecture ....of ....is
begin
end ....
在结构体书写结构中,结构体说明语句位于architecture和begin 之间,用于对结构内部所使用的信号、常数、数据类型和函数等进行定义。

路过

鸡蛋

鲜花

握手

雷人

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