关于PDN阻抗或者电源噪声的介绍,大家可以去关注高速先生最新的视频,这里会有更详尽而且生动的讲解!
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tion=newthread&special=7
好,上面快速的讲完原理之后,我们正式进入了这个案例。我们SI工程师和硬件测试工程师对于电源噪声的理解其实是有不同的侧重点的。我们更多喜欢在频域的角度去分析,例如上面所说的PDN阻抗,而硬件测试工程师则喜欢时域的仿真,也就是我们所说的纹波,一般用示波器进行
测量。这个差异是由很多因素决定的,这里不再展开了。
回到我们一开头的问题,我们就有这么一块已经做出来的板子,
硬件工程师测试
FPGA上0.85V的电源发现远远超过了5%的纹波要求,然后向我们求助。
我们拿到了客户设计的板子去看该电源网络的情况,会发现bulk电容和一些大电容都摆放得有点远,从设计上看其实是没有做到很完善的。从客户处了解到,这个项目客户并没有找我们进行仿真,只是靠FPGA芯片的设计指导进行布局布线和
滤波电容的放置。
大家知道,当一个
PCB设计已经完成并且做出来之后,其实里面的很多东西就已经是固定了。例如电源芯片和FPGA芯片的布局、布线、电源反馈点的位置等等,因此肯定做不到把位置远的电容把它们在做好的板子上去拉近一点这个操作了,同样也不可能把电源平面再加宽一点或者把电源铜厚再加厚,也不可能把电源反馈点的位置进行变化了。
恩,在大多数的眼中,看起来只能重新进行设计再去制板了。然而高速先生还想再纠结一把,想看看能不能在原有的板子去改动点什么能减小点噪声。看着看着,高速先生突然关注到了一个点,那就是电容的配置。
我们看到原来该电源网络的电容配置是这样的:
看起来是还可以,从大电容到小电容都是有的,种类也算比较齐全。但是高速先生还想看看它能不能经受我们仿真的考验。我们通过客户提供的最大电流进行PDN阻抗的仿真,惊讶的发现,在需要看到的10MHz前的频域内,现在板子的PDN阻抗在5到6MHz是有明显的超标,PDN阻抗居然是不满足要求的。
这样高速先生就有底气告诉客户,我们有希望从电容的配置着手,通过改变电容大小和种类的方法来实现在当前的板子上减小噪声!
在原有电容位置不能挪动的情况下,我们经过多次迭代仿真,把某些电容的值进行了调整,最终给出的BOM表改成了如下的样子。
这个时候我们优化后的PDN阻抗曲线就基本满足目标阻抗了。
最后我们拿着这个优化后的仿真结果去怂恿,哦不是,是鼓励客户在原有的板子上更换新BOM表的电容配置,然后加载程序后再次进行测试!
客户于是满怀忐忑的心情按照高速先生的建议去做了,结果却让他们有了惊喜,纹波测试结果有了明显的改善,从之前的56mV减小到了43mV,纹波基本满足了5%的波动要求。
简单总结下本文章的核心内容哈,那就是在电容的位置不能改变,布局布线也不能变化的情况下,最重要的是在无需重新设计和投板的前提下,我们仅仅通过PDN阻抗仿真优化来调整电容的配置来达到减小噪声、满足纹波测试标准的目标,为客户节省了大量的成本和研发时间。