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当PCB设计师遇到爱情，猜猜他板内的阻抗有多大变化
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作者：王辉东（一博科技高速先生团队成员）
正文：
遇见你的那天，天空飘着濛濛细雨，
在学校的食堂打了一份青菜，犒劳自己。
家里条件不好，能让我上学填饱肚子，
已是父母最大的努力。
你像仙子一样，端着一盘红烧肉，向我走来……
你故意捂着肚子说，
不好意思，菜点多了，我都吃撑了自己。
这盘红烧肉，我一口没动，你若不嫌弃,就送给你。
说完你放下盘子，羞羞的捂着脸，像风一样离去。
后来这样的故事，重复了一季又一季。
然而毕业了，因为就业和选择,我们产生了分歧。
你离开的那天，天空也是下着濛濛细雨。
你说希望有一天，我们都不要后悔，
曾经在彼此的生命里出现过。
不管怎么样，还是要谢谢你，
谢谢你从我的全世界路过。
你说我是你的全部，而我却弄丢了你，
从此你我杳无讯息......
我努力压抑自己内心的忧伤，
我把年少无知留给了故乡，
我把谦卑有礼，积极向上留给了远方。
我背起行囊，来到深圳。
我进入了一家公司，他们专业做PCB。
因为他们技术好实力强，业务蒸蒸日上。
我在这里努力的提升，放飞自己。
为了客户的交期，为了客户的满意，
也为了心头那个不能忘却的记忆，
我时常不眠不息，凤凰涅槃，我破茧化羽。
我把我的爱做在每一块PCB里。
日子在一天一天的过去，
却没有你的一丝丝消息。
后来我再也不吃红烧肉，
因为我的身边已经没有你…….
突然有一天，
公司接了个加急制板项目，
让我来做可制造性检查和分析。
在检查阻抗设计时，
看到客户的PCB内层有这样的一个设计，
差分线的旁边做了部分浮铜包地。
阻抗线中间的包地铜皮比较细，形成了空接线，在加工时容易产生细铜偏移扭曲，导致地网络与阻抗线短路。
空接线为什么会产生短路，具体原因详见高速先生往期文章《小问题大不良，细节不注意全局出问题》。
抛开生产的不良影响，单从SI的角度去考虑，这个设计对信号影响比较大，制板的最终结果要和客户的设计差之千里。
我和客户提了修改建议，但是客户还是想坚持自己。
于是我们SI的亮亮童鞋专门从仿真的角度，做了一个3D建模，来分析这个差异。
如下图3D模型，走线与浮铜间距6mil（两个孔分布在两端）
仿真结果：
有浮铜包地和无浮铜包地阻抗比对（有浮铜包地比没有浮铜包地降低了2.7欧姆）
有浮铜包地和无浮铜包地插损比对（有浮铜比没有浮铜在2Ghz左右存在谐振。）
有浮铜包地和无浮铜包地回损比对（有浮铜比没有浮铜增加了7dB左右.）
结论：
此类铺铜方式，对于基频大于400Mhz(5倍频)的信号来说存在风险。
优化建议：
第一优先：如果铜皮不是必要的（共面阻抗或者隔离防护），建议删除。
第二优先：如果一定需要铜皮，最重要的是间距，铜皮和走线的间距决定耦合强度，耦合强度将决定有多少返回电流通过铜皮回流，并且尽量将阻抗线周围包地完整，不要出现包地不连续的情况。
如果差分线与铜皮有足够多的间距，那么它的周围是否有没有铜皮包地，铜皮上打没有打孔，对阻抗都不会有大的影响。所以优化铜皮和走线间距是最有效的手段。
第三优先：如果间距也不能改，铜皮上的孔就是影响信号的重要因素，即建议在铜皮上均匀加孔，至少是在铜皮两端加孔，如果只有一个孔，将会是最差的结果，比不加孔的差异更大。只打一个地孔（在特定情况下）与不加地孔的差异差不多。
我将最终的结论发给客户，在详细的仿真结果面前，客户愉快的接受了我们的建议，把PCB做了修改，板子很快投到了产线去。
我瞬间如同遭了220v的电击,颤抖的不能自已。
我激动的语无伦次，眼内瞬间升腾起一团水气……
我把手指放在嘴里,用力的咬了一次又一次，
我就是要确定这不是在梦里。
直到口中有了一股咸腥，
我知道你又来到了我的世界里。
寻寻觅觅，你了无踪迹。
不料想因为一块PCB，让我再次遇见了你。
老天让我错过风，错过雨，我不想再错过你。
既然你没嫁，我没娶，那咱们就凑合着在一起。
我第一次厚着脸皮，鼓起勇气这样给你说。
你当时红着脸，白了我一眼说道：
“我这里马上要投一块75000pin的PCB，
你要全程参与把一站式做好，那就一切随你。”
又后来呀，我们一起吃肉一起赏雨……
记得那是一个星期天的早上，
看到你悄悄早起，你在外面接着电话，
我在卧室里面听的清清晰晰。
请你给硬件部门的同事说，
他们公司PCB设计好制板快，
有四家PCBA焊接厂,还有一个大型常备物料仓，
一站式服务,省心省时省力，我们不心慌。
关键是他们做高速板，
SI仿真部门那些大神们的技术真牛气，信号质量没问题。
我不管你们有什么理由，做PCB我就找一博科技。
我在被窝里，眼睛一热，
爱她，就给她做最好的PCB。
最后，祝大小朋友节日快乐！守护童心，成就梦想！
正文：
遇见你的那天，天空飘着濛濛细雨，
在学校的食堂打了一份青菜，犒劳自己。
家里条件不好，能让我上学填饱肚子，
已是父母最大的努力。
你像仙子一样，端着一盘红烧肉，向我走来……
你故意捂着肚子说，
不好意思，菜点多了，我都吃撑了自己。
这盘红烧肉，我一口没动，你若不嫌弃,就送给你。
说完你放下盘子，羞羞的捂着脸，像风一样离去。
后来这样的故事，重复了一季又一季。
然而毕业了，因为就业和选择,我们产生了分歧。
你离开的那天，天空也是下着濛濛细雨。
你说希望有一天，我们都不要后悔，
曾经在彼此的生命里出现过。
不管怎么样，还是要谢谢你，
谢谢你从我的全世界路过。
你说我是你的全部，而我却弄丢了你，
从此你我杳无讯息......
我努力压抑自己内心的忧伤，
我把年少无知留给了故乡，
我把谦卑有礼，积极向上留给了远方。
我背起行囊，来到深圳。
我进入了一家公司，他们专业做PCB。
因为他们技术好实力强，业务蒸蒸日上。
我在这里努力的提升，放飞自己。
为了客户的交期，为了客户的满意，
也为了心头那个不能忘却的记忆，
我时常不眠不息，凤凰涅槃，我破茧化羽。
我把我的爱做在每一块PCB里。
日子在一天一天的过去，
却没有你的一丝丝消息。
后来我再也不吃红烧肉，
因为我的身边已经没有你…….
突然有一天，
公司接了个加急制板项目，
让我来做可制造性检查和分析。
在检查阻抗设计时，
看到客户的PCB内层有这样的一个设计，
差分线的旁边做了部分浮铜包地。
阻抗线中间的包地铜皮比较细，形成了空接线，在加工时容易产生细铜偏移扭曲，导致地网络与阻抗线短路。
空接线为什么会产生短路，具体原因详见高速先生往期文章《小问题大不良，细节不注意全局出问题》。
我经过实际的测量，发现铜皮与走线的间距为6mil.，然后我打开了钻孔文件，发现在差分线周围的铜皮上设计有回流地孔，并且成对角分布。
抛开生产的不良影响，单从SI的角度去考虑，这个设计对信号影响比较大，制板的最终结果要和客户的设计差之千里。
我和客户提了修改建议，但是客户还是想坚持自己。
于是我们SI的亮亮童鞋专门从仿真的角度，做了一个3D建模，来分析这个差异。
如下图3D模型，走线与浮铜间距6mil（两个孔分布在两端）
仿真结果：
有浮铜包地和无浮铜包地阻抗比对（有浮铜包地比没有浮铜包地降低了2.7欧姆）
有浮铜包地和无浮铜包地插损比对（有浮铜比没有浮铜在2Ghz左右存在谐振。）
有浮铜包地和无浮铜包地回损比对（有浮铜比没有浮铜增加了7dB左右.）
结论：
此类铺铜方式，对于基频大于400Mhz(5倍频)的信号来说存在风险。
优化建议：
第一优先：如果铜皮不是必要的（共面阻抗或者隔离防护），建议删除。
第二优先：如果一定需要铜皮，最重要的是间距，铜皮和走线的间距决定耦合强度，耦合强度将决定有多少返回电流通过铜皮回流，并且尽量将阻抗线周围包地完整，不要出现包地不连续的情况。
如果差分线与铜皮有足够多的间距，那么它的周围是否有没有铜皮包地，铜皮上打没有打孔，对阻抗都不会有大的影响。所以优化铜皮和走线间距是最有效的手段。
第三优先：如果间距也不能改，铜皮上的孔就是影响信号的重要因素，即建议在铜皮上均匀加孔，至少是在铜皮两端加孔，如果只有一个孔，将会是最差的结果，比不加孔的差异更大。只打一个地孔（在特定情况下）与不加地孔的差异差不多。
我将最终的结论发给客户，在详细的仿真结果面前，客户愉快的接受了我们的建议，把PCB做了修改，板子很快投到了产线去。
交板的那天，客户来了一位负责人，我没想那个人竟然是你。
见到你的那一刻，我瞬间如同遭了220v的电击,颤抖的不能自已。
我激动的语无伦次，眼内瞬间升腾起一团水气……
我把手指放在嘴里,用力的咬了一次又一次，
我就是要确定这不是在梦里。
直到口中有了一股咸腥，
我知道你又来到了我的世界里。
寻寻觅觅，你了无踪迹。
不料想因为一块PCB，让我再次遇见了你。
老天让我错过风，错过雨，我不想再错过你。
既然你没嫁，我没娶，那咱们就凑合着在一起。
我第一次厚着脸皮，鼓起勇气这样给你说。
你当时红着脸，白了我一眼说道：
“我这里马上要投一块75000pin的PCB，
你要全程参与把一站式做好，那就一切随你。”
又后来呀，我们一起吃肉一起赏雨……
记得那是一个星期天的早上，
看到你悄悄早起，你在外面接着电话，
我在卧室里面听的清清晰晰。
请你给硬件部门的同事说，
他们公司PCB设计好制板快，
有四家PCBA焊接厂,还有一个大型常备物料仓，
一站式服务,省心省时省力，我们不心慌。
关键是他们做高速板，
SI仿真部门那些大神们的技术真牛气，信号质量没问题。
我不管你们有什么理由，做PCB我就找一博科技。
我在被窝里，眼睛一热，
爱她，就给她做最好的PCB。
最后，祝大小朋友节日快乐！守护童心，成就梦想！
